직접 디지털 파형 합성기(DDS)의 기본 사항과 선택법 및 사용법

작성자: Art Pini

Digi-Key 북미 편집자 제공

무선 장치가 확산되면서 설계자는 데이터 전송률, 전파 방해 완화, 비용, 실장 면적, 저전력 소비라는 응용 분야의 요구 사항을 충족하기 위해 점점 더 복잡하고 가변적인 파형을 사용하고 있습니다. 이러한 파형에는 요구 사항에 따라 튜닝할 수 있고 주파수 및 위상 민첩성을 갖춘 안정적인 RF 소스가 필요합니다. 동시에 이러한 소스는 높은 수준의 신호 순도도 제공해야 합니다. 이러한 요구 사항을 종합적으로 해결해 줄 수 있는 솔루션은 직접 디지털 파형 합성기(DDS)에 있습니다.

DDS는 디지털 방식을 이용해 아날로그 파형을 생성하므로 디지털의 프로그래밍 가능성, 더 높은 수준의 통합, 낮은 비용을 활용할 수 있습니다. 또한, DDS를 이용하면 주파수나 위상을 거의 즉각적으로 변경할 수 있으므로 주파수 편이 방식(FSK) 및 확산 스펙트럼 등의 고급 디지털 변조 기술의 주요 소스가 될 수 있을 뿐만 아니라 주파수 호핑 같은 전파 방해 완화 기술을 사용할 수 있습니다. 결과적으로, DDS IC는 계속적으로 높은 안정성과 신호 순도를 제공하면서 기존의 위상 고정 루프(PLL) 및 기타 아날로그 RF 소스를 빠른 속도로 대체하거나 강화하고 있습니다.

이 기사에서는 DDS 기술 기본 사항과 DDS IC를 지정하는 방법에 관해 알아봅니다. 그런 다음 몇몇 적합한 DDS IC 솔루션을 소개하고 이를 효과적으로 적용하는 방법을 안내하겠습니다.

직접 디지털 파형 합성의 작동 원리

디지털 파형 합성은 선형적으로 늘어나는 값인 일련의 디지털 상태를 생성해 숫자로 구성된 램프를 형성하는 위상 누산기를 기반으로 합니다. 이 신호는 주기적으로 만들어지며 0부터 2p 라디안 범위에서 출력 파형의 순간적인 위상을 나타냅니다. 이는 숫자 램프를 사인파로 변환하는 조회 테이블에 대한 디지털 입력입니다(그림 1). 가장 일반적인 DDS 출력 파형은 사인파이지만 램프, 삼각파 및 방형파도 쉽게 생성됩니다.

위상 누산기를 토대로 하는 직접 디지털 파형 합성기의 구성도

그림 1: 직접 디지털 합성기는 파형의 순간적인 위상을 생성하는 위상 누산기를 기반으로 합니다. 조회 테이블은 디지털 아날로그 컨버터에 적용되어 필터링 후 원하는 아날로그 출력을 생성하는 위상 진폭 간 변환을 제공합니다. (이미지 출처: Digi-Key Electronics)

위상 진폭 간 조회 테이블의 출력은 디지털 아날로그 컨버터(DAC)로 전송되며 아날로그 파형으로 변환되는데, 이 중 가장 보편적인 것은 사인파입니다. DAC에 대한 입력은 일련의 샘플링된 값이므로 출력에는 양자화 단계가 있습니다. 이러한 단계에서는 주파수 영역의 여러 샘플링 속도에서 스펙트럼 이미지를 생성하는데, 이는 바람직하지 않습니다. DAC 뒤에 위치한 저역 통과 필터가 이러한 원치 않는 스펙트럼 반응을 억제합니다.

위상 누산기

위상 누산기는 각 시스템 시계 입력 펄스에 대해 증가하는 2N 디지털 상태를 갖는 모듈식 N 카운터입니다. 증가의 크기는 누산기 가산기 단계에 적용되는 튜닝 워드 M의 값에 따라 달라집니다. 튜닝 워드는 카운터 증가분의 단계 크기를 수정합니다. 이는 출력 파형의 주파수를 결정하게 됩니다.

위상 누산기는 일반적으로 24비트 ~ 48비트 사이이며 24비트에서 224 또는 16,777,216가지 상태가 있습니다. 이 숫자는 0과 2p 라디안 사이의 위상값 또는 달성 가능한 위상 증가를 나타냅니다. 24비트 위상 누산기의 경우 위상 분해능은 3.74 E-7 라디안입니다. 더 큰 위상 누산기가 사용되는 경우 위상 증가량은 더 미세해집니다.

위상 누산기의 작동을 시각화하는 한 가지 방법은 누산기 작동을 위상 휠로 보는 것입니다(그림 2).

16상태 위상 누산기 작동에 대한 단순화된 보기의 구성도

그림 2: 튜닝 워드가 DDS의 출력 주파수에 어떤 역할을 미치는지 시각화하기 위한, 위상 휠을 이용한 16상태 위상 누산기의 단순화된 보기. (이미지 출처: Digi-Key Electronics)

누산기 상태는 주기적이며 원상에 놓인 것으로 표현됩니다. 원 위의 점은 누산기의 모든 위상 상태를 표현합니다. 이 예시의 경우 단순성을 위해 누산기를 16가지 상태로 표시했습니다. 튜닝 워드가 상단의 구성도에서처럼 1이라면 각 시계의 단계 증가는 1이며 전체 기간 동안 모든 상태가 선택됩니다.

위상 휠의 오른쪽에 투사된 것은 각 상태에 대한 아날로그 출력입니다. 이는 양자화된 장치이므로 시계가 위상 휠을 다음 상태로 넘길 때까지 아날로그 출력은 현재 상태를 유지합니다. 출력 파형은 16개 값을 포함하는 양자화된 사인파의 단일 주기로 구성됩니다.

하단 구성도에서는 튜닝 워드 값이 2로 설정되어 있습니다. 이 설정을 이용하면 위상 휠의 상태가 두 개마다 하나씩 선택됩니다. 이제 아날로그 출력은 두 개의 주기로 구성되며 각 주기에는 8개 진폭이 포함되어 총 16가지 상태를 제공합니다. 튜닝 워드가 2로 설정되어 있다면 이제 출력 주파수는 이전에 확보된 값의 두 배가 됩니다.

DDS의 출력 주파수는 튜닝 워드 값에 의해 설정되며 튜닝 워드의 값에 대해 비례하여 증가합니다. 샘플링 속도는 시스템 클록 속도로 고정되어 유지되며 출력 샘플 간의 시간은 일정합니다. 출력 주파수는 튜닝 워드 증가에 따라 달라지므로 튜닝 워드 값이 증가함에 따라 각 출력 주기의 단계 수가 줄어들고 그에 따라 주파수가 늘어납니다. 튜닝 워드는 주기당 샘플이 단 두 개일 때까지 증가할 수 있으며 이 경우 DDS 출력은 나이퀴스트 주파수 또는 시스템 클록 속도의 절반이 됩니다. 일반적으로 DDS는 설계에서 언제나 나이퀴스트 제한에 못 미치는 출력 주파수를 갖도록 제한됩니다.

시스템 클록 주파수와 함께 DDS의 출력 주파수도 튜닝 워드의 값과 누산기 길이에 따라 달라집니다. 이는 방정식 1로 표현됩니다.

방정식 1방정식 1

설명:

fout은 DDS 출력 주파수입니다.

M은 튜닝 워드 값입니다.

fc는 시스템 클록 주파수입니다.

N은 위상 누산기의 길이입니다.

출력 파형의 순간적인 위상인 위상 누산기 출력은 위상 진폭 간 컨버터를 구동하는 데 사용됩니다. 위상 진폭 간 컨버터는 입력 위상에 대한 사인파의 진폭 값인 디지털 워드를 출력합니다.

위상 진폭 간 컨버터를 구동하는 데 사용되는 비트 수는 위상 누산기에 사용되는 것보다 적다는 점에 유의하십시오. 이를 위상 절단이라 부르며 위상 누산기 이후 디지털 단계의 다이 영역과 전력 소비를 줄이는 데 사용됩니다. 위상 절단은 절단부라 불리는 몇몇 스퓨리어스 스펙트럼 부품의 원인이 되지만 이는 신중한 설계를 통해 최소화됩니다.

출력 저역 통과 필터가 필요한 이유

그림 2에서 볼 수 있는 파형은 단계식 특성으로 인해 조화를 이룹니다. 따라서 이러한 스펙트럼 고조파는 물론, DDS의 다른 프로세스에서 발생한 다른 스퓨리어스 주파수 반응을 제거하기 위해 저역 통과 필터가 필요합니다.

예를 들어, 출력 주파수가 fc/2 미만인 fc에서 클록된 장치의 DDS 출력 스펙트럼은 그림 3에서 확인할 수 있습니다. 출력 스펙트럼은 클록 주파수 위 및 아래의 이미지 주파수, 3번째까지의 고조파, 그 이상의 모든 고조파와 함께 출력 스펙트럼 라인 fout을 보여줍니다.

시스템 클록 주파수가 fc이며 출력 주파수가 fout인 DDS의 스펙트럼 보기 구성도

그림 3: 출력 주파수 부품의 3번째 클록 고조파까지 보여주며 시스템 클록 주파수가 fc이고 출력 주파수가 fout인 DDS의 스펙트럼 보기. (이미지 출처: Analog Devices)

DDS 출력 주파수 범위는 fc/2에서 0Hz ~ 나이퀴스트로 제한됩니다. 그림 2에서 볼 수 있듯이 sin(x)/x는 시간 영역의 양자화된 신호로 인한 형태입니다. sin(x)/x 함수의 0점은 클록 주파수 및 모든 고조파에서 발생합니다. 출력 범위 전반에서 진폭의 편평도를 개선하기 위해 sin(x)/x 형태를 취소하도록 진폭 수정이 적용될 수 있습니다.

나이퀴스트 이상의 스펙트럼 부품 진폭을 대폭 감소하기 위해 DDS 주파수 범위를 웃도는 분명한 차단 정도를 갖는 저역 통과 필터가 적용됩니다. DDS 주파수 범위가 나이퀴스트 주파수로 확장되는 경우 나이퀴스트 주파수와 겹칠 수 있는 클록 주파수에서 낮은 이미지 주파수를 제외하기 위해 필터에 급격히 낮아지는 무한 차단 경사가 필요할 수 있습니다. 이는 DDS 주파수 범위가 나이퀴스트 주파수까지 확장되는 일이 매우 드문 이유 중 하나입니다.

상용 DDS IC를 이용한 설계

DDS를 선택하고 사용할 때는 고려해야 할 사항이 많습니다. 가장 먼저 응용 제품에 필요한 기능, 필요한 주파수 범위, 진폭 및 오프셋 범위, 파형, 분해능, 변조 기능을 고려해야 합니다. 신호 순도는 일반적으로 신호 발생기 선택에 고려되는 요인입니다. 스퓨리어스가 없는 작동 범위(SFDR), 총 고조파 왜곡(THD), 위상 잡음은 전력 소비와 마찬가지로 핵심 사양이며 특히 모바일 응용 분야에서 중요합니다.

저전력 DDS의 좋은 예로 Analog Devices의 AD9834BRUZ-REEL7을 들 수 있습니다(그림 4). 이 장치는 3선 직렬 인터페이스로 제어되며 3V 공급에서 단 20mW만 소비합니다. 사인파, 램프파, 방형파 함수를 출력할 수 있으며 최대 클록 주파수는 50MHz이고 그림에는 이 수치가 디지털 클록 입력 MCLK로 표시되어 있습니다. 앞에서 다룬 나이퀴스트 설명을 토대로 보면, 이 클록 주파수는 최대 25MHz의 파형을 출력할 수 있습니다.

Analog Devices의 AD9834 저전력 DDS 내부 기능별 구성도

그림 4: Analog Devices의 AD9834 저전력 DDS 내부 기능별 구성도. 이 장치는 3V 공급에서 20mW를 소비하며 최대 25MHz의 사인파, 램프파, 방형파 함수를 생성할 수 있습니다. (이미지 출처: Analog Devices)

위상 누산기의 길이는 28비트로, 50MHz의 클록 주파수에서 0.186Hz의 주파수 분해능을 산출합니다. 또한 위상 잡음도 MCLK 입력 품질에 따라 달라지며 캐리어의 오프셋 함수로 표시됩니다(그림 5). AD9834의 경우, 2MHz의 FOUT과 50MHz의 MCLK에 대해 캐리어로부터의 오프셋이 1kHz일 때 위상 잡음은 -120dBc/Hz입니다.

MCLK 품질에 따라 달라지는 위상 잡음의 그래프

그림 5: 위상 잡음은 MCLK의 품질에 따라 달라지며 2MHz의 FOUT과 50MHz의 MCLK에 대해 캐리어로부터의 오프셋이 1kHz일 때 위상 잡음은 -120dBc/Hz인 것으로 나타납니다. (이미지 출처: Analog Devices)

내장된 DAC의 분해능은 10비트이며 협대역 SFDR은 일반적으로 -78dB보다 낫습니다.

AD9834의 기능에는 주파수 및 위상 변조를 모두 지원하기 위한 이중 주파수 및 위상 레지스터가 포함됩니다. 또한 램프 함수를 생성하기 위해 위상 누산기 출력을 사용하는 DAC를 구동하도록 읽기 전용 사인 메모리(ROM)를 우회할 수 있습니다. 사인 비트는 클록 생성을 위한 방형파를 공급하도록 출력 핀에서 사용할 수 있습니다.

설계 공정을 지원하기 위해 벤더에서 작업을 간소화하는 우수한 선택 도구를 제공하는 경우가 많습니다. AD9834 DDS는 Analog Devices의 대화식 온라인 설계 도구인 ADIsimDDS로 지원됩니다. 이 도구를 이용하면 설계자가 출력 주파수, 튜닝 워드, 레퍼런스 클록을 포함한 다양한 구성을 평가할 수 있습니다(그림 6).

Analog Devices의 ADIsimDDS 대화식 설계 도구 이미지

그림 6: Analog Devices에서 제공하는 ADIsimDDS 대화식 설계 도구를 이용하면 설계자가 다양한 DD 구성과 필터링 옵션을 실험해 볼 수 있습니다. (이미지 출처: Analog Devices)

ADIsimDDS 프로그램은 특정 DDS 제품, 이 경우에는 AD9834를 선택하는 것에서 시작됩니다. 사용자가 시스템 클록 주파수와 원하는 출력 주파수를 입력하면 프로그램이 위상 누산기를 위한 튜닝 워드를 계산합니다. 주파수 영역 디스플레이는 출력 신호, 고조파, DAC 이미지, 클록 고조파, 클록 이미지를 포함하는 DDS 출력 스펙트럼을 보여줍니다. 다양한 필터가 출력 스펙트럼에 미치는 영향을 볼 수 있도록 DDS 출력에 필터 시뮬레이터를 적용할 수 있습니다.

설계에 더 높은 수준의 성능과 주파수가 필요한 경우, Analog Devices의 AD9952YSVZ-REEL7은 400MHz의 최대 클록 주파수를 가지며, 낮은 위상 잡음으로 최대 200MHz의 사인파 신호를 생성할 수 있고 160MHz(오프셋 ±100kHz)의 AOUT에서 SFDR이 80dB을 초과하도록 지정되어 있습니다. AD9834와 직접 비교하면 협대역 SFDR은 20MHz에서 보통 -70dB이지만, 물론 이는 주파수에 따라 달라집니다.

AD9952는 MCLK 입력을 사용하지 않습니다. 대신 이 제품에는 단일 외부 수정을 이용해 클록을 4배~20배로 늘릴 수 있는 연관 PLL 배율기가 포함된 내장된 클록 발진기가 있습니다(그림 7). 이 DDS에는 자체 내부 시스템 클록(최대 400MSPS)이 있어 1kHz 오프셋에서 -120dBc/Hz 이하의 낮은 위상 잡음을 달성할 수 있습니다.

Analog Devices의 AD9952 구성도

그림 7: AD9952는 외부 수정의 입력을 갖추고 자체 내부 시스템 클록을 생성함으로써 위상 잡음 감소 같은 더 향상된 성능을 제공하는 데 필요한 조건을 더 효율적으로 제어할 수 있습니다. (이미지 출처: Analog Devices)

또한 AD9952는 32비트 위상 누산기 심도와 14비트 DAC도 제공합니다. DDS는 직렬 인터페이스를 통해 제어됩니다.

더 넓은 주파수 범위의 경우 Analog Devices의 AD9957BSVZ-REEL은 고급 통신 응용 분야를 위해 최대 1GHz의 클록 속도를 지원하며 400MHz에 달하는 출력 주파수를 제공합니다. 32비트 위상 누산기와 14비트 고속 DAC를 활용하는 이 장치는 직각 위상 변조기로 제작되었으며 위상/주파수 레지스터 8개로 제어되는 동상(I) 및 직각 위상(Q) 부품을 모두 생성합니다. 이는 출력에서 직각 위상 변조된 데이터 스트림을 생성하는 데 사용됩니다. 옵션인 역방향 SINC(sin(x)/x) 필터는 앞에서 설명한 sin(x)/x 형태를 보상하는 데 사용할 수 있습니다.

지금까지 단순한 작업부터 복잡한 신호 생성 작업까지 아우르며 상용으로 사용할 수 있는 DDS 통합 회로의 3가지 예시를 설명했습니다.

결론

설계자가 지속적으로 무선 시스템 성능, 크기, 비용, 전력 소비 개선에 대한 압박을 받는 상황에서 DDS는 우수한 옵션으로 보입니다. DDS는 신호 생성에 디지털 안정성, 민첩성, 반복성을 부여하여 주파수 및 위상 호핑을 포함한 고급 변조 기능과 다양한 출력 파형을 제공합니다. DDS가 설계자 툴키트의 일부가 되면서 벤더들은 설계 공정을 단축하는 고급 도구를 사용하여 선택과 통합을 단순화하고 있습니다.

면책 조항: 이 웹 사이트에서 여러 작성자 및/또는 포럼 참가자가 명시한 의견, 생각 및 견해는 Digi-Key Electronics의 의견, 생각 및 견해 또는 Digi-Key Electronics의 공식 정책과 관련이 없습니다.

작성자 정보

Art Pini

Arthur(Art) Pini는 Digi-Key Electronics의 기고 작가입니다. Art는 뉴욕시립대에서 전기공학 학사 학위를 취득하고 뉴욕시립대학교에서 석사 학위를 취득했습니다. 그는 전자 분야에서 50년 이상의 경력을 쌓았으며 Teledyne LeCroy, Summation, Wavetek, Nicolet Scientific에서 주요 엔지니어링 및 마케팅 역할을 담당했습니다. Art는 오실로스코프, 스펙트럼 분석기, 임의 파형 생성기, 디지타이저, 전력계와 관련된 측정 기술과 폭넓은 경험에 관심을 갖고 있습니다.

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Digi-Key 북미 편집자