정밀 연산 증폭기를 효과적으로 선택하고 사용하는 방법

프런트 엔드 신호 조절 시스템을 설계할 때 설계자는 일반적으로 이산 소자 솔루션보다 널리 사용 가능한 대규모 고집적 데이터 취득 IC를 사용하여 비용, 시간, 크기, 부품 명세서(BOM)를 줄이는 것을 선호합니다. 하지만 고성능 테스트, 측정 및 계측 시스템과 같은 일부 응용 분야에서는 특수 센서와 연결되는 이산 소자 연산 증폭기가 중요한 프런트 엔드 부품으로 사용되므로 특별한 주의가 필요합니다.

이 단일 기능 정밀 연산 증폭기는 대역폭, 잡음 및 내전력 성능을 균형 조정하면서 매우 낮은 전압 오프셋, 오프셋 드리프트 및 입력 바이어스 전류를 제공하는 특수 장치입니다.

이러한 정밀 장치를 사용할 때 극복해야 하는 두 가지 설계 과제가 있습니다. 즉, 응용 분야에 가장 적합한 장치를 선택하고 잠재적인 전체 성능을 실현해야 합니다. 후자의 경우 장치의 작동 방식을 이해하여 정밀 지원 특성에 부정적인 영향을 주지 않도록 장치를 올바르게 적용해야 합니다.

이 기사에서는 정밀 연산 증폭기의 역할 및 미묘한 차이와 설계 고려 사항에 대해 설명합니다.

정밀 연산 증폭기의 역할

연산 증폭기는 정밀도가 떨어질 수 있지만, 대규모 IC는 연산 증폭기의 결함을 간단히 “보정”하여 센서 채널 성능을 보장할 수 있다는 매력이 있습니다.ㅊ 하지만 시간이 많이 소요될 뿐 아니라 특히, 시스템이 현장에 배치된 이후에는 채널 프런트 엔드를 정확히 보정하는 데 큰 어려움이 있습니다. 이러한 상황을 이해하려면 정밀 연산 증폭기의 역할을 살펴보는 것이 중요합니다.

정밀 연산 증폭기는 스트레인 게이지, 초음파 압전 트랜스듀서, 광검출기 등과 같은 센서 사이에서 주로 사용되어 파손되기 쉬운 트랜스듀서 출력을 로드하지 않고 출력 신호를 캡처합니다. 그런 다음 조정된 신호를 나머지 아날로그 신호 체인에 정확히 전달합니다. 일반적으로 신호는 마지막에 아날로그 디지털 컨버터(ADC)로 전달됩니다. 또한 조정된 신호는 아날로그 필터에서 사용되므로 관련 신호를 왜곡하거나 DC 오프셋을 발생시키지 않습니다.

이러한 응용 분야에서 연산 증폭기의 성능은 시간, 온도 및 공급 레일 측면에서 선형적이고, 반복 가능하며, 안정적이어야 합니다. 또한 대부분의 경우 잡음이 적고(일반적으로 센서 출력 또는 기타 아날로그 출력이 매우 조용함) 스펙트럼 전반에서 응답이 일정하며, 최소 오버슈트와 링잉에 슬루 속도가 빨라야 합니다. 대부분의 응용 분야에서는 배터리로 구동되므로 연산 증폭기는 활성 모드와 정동작 모드에서 최대한 적은 전력을 소비해야 합니다.

단일 기능 정밀 연산 증폭기는 회로도에서 표준 연산 증폭기 기호로 표시됩니다(그림 1). 하지만 복잡하기 때문에 특수 이산 소자 장치가 무엇인지 잘 전달되지 않습니다.

그림 1: 정밀 연산 증폭기의 회로도 기호는 표준 연산 증폭기와 동일하며, 이러한 기본적이고 중요한 프런트 엔드 신호 처리 장치의 클래스, 성능 또는 파라미터를 나타내지 않습니다. (이미지 출처: Analog Devices)

비정밀 응용 분야에서 두 번째 또는 세 번째 요소로 여겨지는 연산 증폭기 성능 파라미터는 정밀 연산 증폭기에서 가장 중요한 요소로 간주됩니다. 여기에는 잡음(√Hz 당 µV 또는 nV), 입력 오프셋 전압 및 드리프트, 입력 바이어스 전류 및 드리프트, 일반 이득 계수, 대역폭, 슬루율 등이 포함됩니다.

입력 오프셋 전압과 입력 바이어스 전류는 모두 자세히 살펴볼 가치가 있습니다.

입력 오프셋 전압은 출력을 null 또는 0으로 전환하기 위해 연산 증폭기의 두 입력 단자 사이에 적용되어야 하는 직류(DC) 전압입니다. 오프셋 전압은 연산 증폭기 이득에 의해 증폭되므로 연산 증폭기 이득 설정에 따라 출력 오차가 발생합니다.

입력 바이어스 전류는 연산 증폭기 입력 연결부를 통과하여 내부 회로에 적절히 바이어스를 가하는 소량의 전류입니다. 연산 증폭기의 반전 및 비반전 입력 바이어스 전류는 연산 증폭기에서 들어오고 나갈 때 동일한 방향으로 이동하려고 하므로 이 전류에 대한 센서 소스로의 귀로가 부족해지는 문제가 발생할 수 있습니다.

입력 바이어스 전류의 다른 잠재적인 문제는 입력에 연결된 센서의 저항을 통해 원치 않는 전압 강하가 발생할 수 있다는 점입니다. 저항이 낮을 경우 이에 따른 오프셋이 대수롭지 않을 수도 있지만, 메가옴 저항을 발생하는 pH 프로브 전극의 경우처럼 입력 저항이 매우 높은 경우에는 중대한 문제가 될 수 있습니다.

이러한 연산 증폭기 파라미터의 경우 값의 온도 유도 드리프트도 문제가 됩니다. 드리프트로 인한 변경은 수정하는 데 어려움이 있습니다. 하지만 공칭 온도에서 발생하는 오류는 수동 하드웨어 트리밍(추가적인 비용 및 시간 소요) 또는 소프트웨어 수정을 통해 보정할 수 있습니다.

또한 연산 증폭기는 노화 및 온도로 인해 성능이 달라질 수 있으며 노화는 값으로 예측할 수 없습니다. 대부분의 정밀 연산 증폭기 규격서에서는 주요 파라미터에 대한 노화 사양을 제공하지만 노화는 무작위 요소가 결합되므로 확정값이 아닌 확률값으로만 특정할 수 있습니다.

시나리오에 상관없이 실제로 이러한 정밀 장치의 입력 오프셋 전압과 바이어스 전류는 정확히 측정하기 매우 어려울 뿐만 아니라 유리하고 효과적인 보정 체계를 구현하는 데에도 어려움이 있습니다. 따라서 규격서에 성능과 관련된 모든 측면이 나와 있는 표와 그래프가 다양하게 포함되어 있고, 응용 분야 정보가 제공되는 제품을 고려하는 수밖에 없습니다.

정밀 연산 증폭기에서 필요한 것 얻기

모든 연산 증폭기 구현은 실제 장치의 다양한 설계, 공정, 트리밍 및 테스트 측면 간의 트레이드 오프를 제공합니다. 정밀 연산 증폭기는 표준 장치와 미묘한 차이가 있으므로 설계자는 파라미터와 값의 우선순위를 지정하고 상대적 가중치를 할당해야 합니다.

Analog Devices의 두 정밀 연산 증폭기 제품군(ADA4805-1 단일 채널, ADA4805-2 이중 채널 장치, ADA4896-2 이중 채널 장치)을 고려해보십시오.

기본적인 기능은 비슷하지만 주요 사양에 표시된 대로 몇 가지 중요한 차이점이 있습니다(표 1). 전압 잡음의 설계 우선순위가 낮은 경우 ADA4896 제품군을 선택하는 것이 좋지만, ADA4805 제품군보다 전류 잡음 및 입력 오프셋 전압이 더 높습니다. 전력, 공통 모드 전압 및 기타 요소에서 두 제품 간에 많은 다른 트레이드 오프가 있습니다.

표 1: ADA4805 및 ADA4896 정밀 연산 증폭기 제품군은 전류 잡음 및 입력 오프셋 전압 파라미터에서 중요한 차이점이 있습니다. (표 데이터 출처: DigiKey)

또 다른 중요한 요소: 출력

정밀 연산 증폭기를 평가할 때 입력 특성과 성능이 중요한 요소이지만 출력도 무시할 수 없습니다. 여기서 중요한 요인은 슬루율과 출력 스윙입니다. 예를 들어, ADA4805 장치에는 피드백 오류 전압이 커지면 슬루율을 강화하여 대규모 스텝 입력에 대한 증폭기의 응답 및 정착 시간을 단축하는 내부 슬루 향상 회로가 있습니다(그림 2).

그림 2: 선택된 출력 단계 크기에 대한 Analog Devices ADA4805의 단계 응답. ADA4805에는 피드백 오류 전압이 커지면 슬루율을 강화하여 대규모 스텝 입력에 대한 증폭기의 응답 및 정착 시간을 단축하는 내부 슬루 향상 회로가 있습니다. (이미지 출처: Analog Devices)

이러한 센서는 멀티플렉싱되는 경우가 많으므로 연산 증폭기를 통해 조절되는 많은 센서 신호는 단계 입력되지 않습니다. 따라서 멀티플렉서(mux)가 채널을 전환할 때 연산 증폭기에서 단계적 변화를 나타낼 수 있습니다. ADA4805 장치에서 슬루율 향상의 영향이 큰 신호 주파수 응답으로 나타날 수 있습니다. 여기서 입력 신호가 커지면 피킹이 약간 증가합니다(그림 3).

그림 3: ADA4805의 주파수 응답 피킹은 신호 수준의 함수이며 여기서는 이득이 +1로 표시됩니다. (이미지 출처: Analog Devices)

ADA4805 증폭기의 전력이 차단되면 출력이 고임피던스 상태로 전환되고 주파수가 증가하면 임피던스가 감소합니다. ADA4805 장치는 전원차단 모드에서 100kHz 기준 62dB의 순방향 분리를 제공합니다(그림 4).

그림 4: ADA4805의 순방향/오프 분리는 주파수의 함수로서, 주파수가 증가하면 감소합니다. (이미지 출처: Analog Devices)

ADA4805와 같은 정밀 연산 증폭기를 사용하면 센서의 기본 신호 종단 출력을 여러 고성능 ADC에서 선호도가 높은 차동 모드로 전환할 수 있습니다. 이러한 차동 신호는 잡음과 고조파 왜곡을 줄여주므로 선호도가 높습니다. 이는 일반 설계 트레이드 오프의 예로서, 차동 증폭기를 사용하거나 단일 종단 모드를 차동 모드로 전환하도록 두 개의 분리된 물리적 증폭기를 구성할 수 있습니다. 전자의 경우 일반적으로 더 나은 성능을 제공하지만 두 증폭기 솔루션보다 비용이 더 많이 듭니다.

ADA4805 제품군은 둘의 장점을 결합하여 이 문제를 해결합니다. 본질적으로 장치의 고조파 왜곡, 오프셋 전압 및 바이어스 전류가 낮다는 것은 이 장치가 단일 차동 증폭기 솔루션과 비슷한 비용으로 고분해능 ADC의 성능에 부합하는 차동 출력을 생성할 수 있다는 것을 의미합니다.

정전 용량 부하를 구동하는 경우에는 약간 더 까다로울 수 있습니다. 증폭기 출력 시 정전 용량이 루프의 대역폭 내에 있는 경우 정전 용량으로 인해 피드백 경로 내에서 과도한 링잉 및 발진을 일으킬 수 있는 시간 지연(위상 변이)이 발생합니다. 예를 들어, ADA4896-2의 응답 대 이득 곡선에서는 이득이 +2일 때 최대 피킹이 발생하는 것을 보여줍니다(그림 5).

그림 5: ADA4896-2의 소형 신호 주파수 응답 및 이득 비교에서는 이득이 어떻게 달라지는지를 보여줍니다. 여기서 R_L = 1kΩ일 때 G = +1이면 R_F = 0Ω이고, 그렇지 않으면 R_F = 249Ω입니다. (이미지 출처: Analog Devices)

이렇게 원치 않는 피킹에 대한 기본적인 해결 방안은 낮은 값 “스너빙” 저항기를 증폭기 출력 및 정전 용량 부하에 직렬로 추가하여 문제를 최소화하는 것입니다. 소형 100Ω 스너버는 이 피킹을 완전히 제거하지만 출력 시 감쇠로 인해 폐쇄 루프 이득이 0.8dB 감소하는 트레이드 오프가 발생합니다. 허용되는 수준의 피킹과 폐쇄 루프 이득을 제공하도록 0Ω ~ 100Ω 사이에서 스너빙 저항기의 값을 조정할 수 있습니다(그림 6).

그림 6: 출력 시 스너브 저항기(R_SNUB)를 사용하면 ADA4896-2의 최악 상황 주파수 응답 피킹이 감소하고 이득이 +2로 표시됩니다. (이미지 출처: Analog Devices)

이득을 선택할 수 있는 증폭기를 사용하여 신호 체인에서 광범위한 입력 신호를 수용할 수 있습니다. 이득을 선택할 수 있는 기존 증폭기에서는 피드백 루프의 스위치가 반전 입력에 연결됩니다. 이러한 스위치의 작지만 불가피한 저항으로 인해 증폭기의 잡음 성능이 저하되고 반전 입력 모드에서 큰 정전 용량이 추가됩니다. 두 경우 모두 연산 증폭기의 저소음 성능을 훼손합니다. 또한 비선형 이득 오차에 저항이 추가되어 연산 증폭기 성능이 저하됩니다.

이 성능 저하를 방지하기 위해 설계자는 비선형 이득 오차를 줄이면서 ADA4896-2의 1nV/Hz 잡음 성능을 유지하는 프로그래밍 가능 이득 스위칭 토폴로지를 사용할 수 있습니다(그림 7). 또한 최소 정전 용량을 가진 스위치를 선택하여 회로의 대역폭을 최적화할 수 있습니다.

그림 7: ADA4896-2 및 ADG633 아날로그 스위치의 두 채널을 사용하여 감소된 비선형 이득 오차로 낮은 저항 부하를 구동하는 저소음 선택 가능 증폭기를 구성할 수 있습니다. (이미지 출처: Analog Devices)

입력 증폭기의 바이어스 전류는 작지만 출력 시 이득 설정에 따라 다른 오프셋을 발생할 수 있습니다. 하지만 ADA4896-2의 입력 증폭기와 출력 버퍼 단계는 단일 모놀리식 장치의 일부이므로 바이어스 전류가 거의 일치합니다. 이 특성은 대체적으로 다양한 오프셋을 상쇄합니다.

패키지 및 레이아웃 고려 사항

정밀 연산 증폭기는 반도체 다이에서 제조되는 신중하게 설계된 회로 그 이상입니다. 패키징 방식과 패키지가 배포되는 방식은 규격서에 규정된 “완벽한” 조건 대비 장치 성능에 영향을 줍니다.

정밀 전압 레퍼런스와 마찬가지로 연산 증폭기 패키지에는 배치 및 초기 납땜 공정과 현장에서 PC 기판의 일반적인 휨 및 진동에 따른 소량의 기계적 응력이 적용됩니다. 이에 따른 스트레인으로 인해 장치 성능에 작지만 중요한 변화가 나타날 수 있습니다. 이는 다이 수정의 압전 효과와 기타 재료 특성 때문입니다.

따라서 PC 기판이 필요 시 추가적인 지지가 가능할 정도로 충분히 단단한지 확인해야 합니다. 잠재적인 응력을 줄이기 위해 현장에 배치하기 전 기판의 열을 순환시켜야 할 수도 있습니다.

대부분의 아날로그 회로와 마찬가지로 특히 정밀 회로의 경우 레이아웃과 접지는 설계의 성공을 위한 주요 고려 사항입니다. 더 높은 값 커패시터와 더 낮은 값 커패시터를 병렬로 사용하여 전원 공급 장치를 우회해야 합니다. 일반적으로 바이패스 쌍은 10µF 전해 커패시터와 0.1µF 세라믹 커패시터가 병렬로 구성됩니다. 증폭기와 동일한 기판 면에 값이 가장 작은 커패시터를 공급 핀에 최대한 가깝게 배치해야 합니다.

단일 채널 장치와 이중 채널 장치 비교

단일 채널 버전 및 이중 채널 버전의 정밀 연산 증폭기를 선택할 때 일부 일반적인 트레이드 오프와 손실이 포함될 수 있습니다(그림 8). 예를 들어, 이중 장치는 기능별 패키지 실장 면적이 더 작을 뿐 아니라, 더 작은 바이패스 커패시터가 필요하므로 전체 공간이 감소합니다.

그림 8: 6리드 SOT-23 패키지의 ADA4805-1 핀아웃(왼쪽), 8리드 MSOP의 ADA4805-2 핀아웃(오른쪽) (이미지 출처: Analog Devices)

하지만 회로도에 따라 장거리에서 이중 장치를 사용하려면 낮은 수준 입력 신호 트레이스를 실행해야 할 수 있습니다. 이렇게 되면 많은 공간을 차지하고, 설계가 복잡해지고, 잡음 유입도 증가합니다. 따라서 BOM을 단순화하는 것뿐만 아니라 해당 증폭기 기능의 근접도, 집계 IC 및 관련 수동 소자 실장 면적, 전기적 성능 등의 측면에서 두 단일 채널 장치를 사용할 경우와 하나의 이중 채널 장치를 사용할 경우를 평가해야 합니다.

정밀 연산 증폭기에 대한 직관에 반하는 접지 규칙

정밀 연산 증폭기에 대한 접지 규칙은 설계자가 주로 가정하는 기판 레이아웃 즉, 접지 영역과 접지면이 많을수록 좋다는 가정과 다소 상충하는 점이 있습니다.

정밀 연산 증폭기에서 접지 평면과 입력 및 출력 패드 사이에서 생성되는 부유 정전 용량은 고속 증폭기 성능을 저해하므로 입력부 및 출력부 아래와 그 주변에는 접지를 피하는 것이 중요합니다. 반전 입력에서도 부유 정전 용량은 증폭기 입력 정전 용량과 함께 위상 마진을 줄이고 불안정을 야기할 수 있습니다. 출력에서 부유 정전 용량은 피드백 루프에 극성을 생성하는데 이 또한 위상 마진을 줄이고 회로의 불안정을 초래할 수 있습니다.

정밀 연산 증폭기를 시작하는 방법

벤더 공급 평가 기판을 사용하면 이러한 연산 증폭기의 다양한 성능 관련 세부 사항을 간편하게 살펴볼 수 있습니다. 다행히 패키지 내 대부분의 연산 증폭기 핀아웃은 대체적으로 산업 전반에서 주로 벤더의 포트폴리오 내에서 표준화되므로, 단일 평가 기판을 많은 연산 증폭기 모델에 사용할 수 있습니다.

예를 들어, Analog Devices의 EVAL-HSAMP-2RMZ-8은 8리드 MSOP 이중 채널 증폭기를 위한 기본(무실장) 6계층 평가 기판이며, 테스트 장비 또는 기타 회로망에 대한 효과적인 광대역 연결을 위해 입력부와 출력부에서 SMA 에지 실장 커넥터를 수용합니다(그림 9).

그림 9: 8리드 MOSP 이중 연산 증폭기 평가를 위한 Analog Devices의 EVAL-HSAMP-2RMZ-8 6계층 기본 인쇄 회로 기판은 입력부와 출력부에서 SMA 에지 실장 커넥터를 허용합니다. (이미지 출처: Analog Devices)

이 평가 기판의 접지면과 부품 배치는 회로도만으로는 명확히 드러나지 않는 기생 유도 용량 및 정전 용량을 최소화하도록 설계되었습니다(그림 10).

그림 10: Analog Devices의 EVAL-HSAMP-2RMZ-8 평가 기판 회로도 (이미지 출처: Analog Devices)

EVAL-HSAMP-2RMZ-8 회로도는 상호 연결과 부품 공간 할당을 보여주지만, 실제 값은 표시되지 않습니다. 이는 사용자가 연산 증폭기 및 응용 분야의 요구 사항에 맞는 수동 소자값을 사용하여 성능을 평가할 수 있도록 기판을 실장하지 않기 때문입니다. 제안되는 평가 기판 부품은 주로 SMT 0603 케이스 크기이며, 1206 케이스 크기인 전해 바이패스 커패시터(C1 및 C2)만 예외입니다.

결론

대규모 고집적 데이터 취득 IC는 비용, 시간, 크기 부품 명세서(BOM)를 줄일 수 있지만, 일부 응용 분야에서는 이산 소자 연산 증폭기가 필요합니다. 이 단일 기능 소자는 특수 소자로서 잠재적인 전체 성능을 실현하도록 선택하여 설계하는 데 어려움이 있습니다.

하지만 기본 장치 선택에 적용되는 다양한 요소에 대한 적절한 지식이 있다면 빠르게 선택할 수 있습니다. 선택한 이후에는 정밀 연산 증폭기를 올바르게 적용하기 위해 설명된 요소를 고려해야 합니다. 그러면 규격서에 규정된 장치의 실제 성능이 저하되는 것을 방지할 수 있습니다. 또한 회로도에 표시되지 않는 물리적 요소인 배치 및 기판 레이아웃에 대한 지식과 결합된 평가 기판은 성공적인 설계로 이어지는 중요한 경로입니다.