고속 5G 및 데이터 컨버터 설계에서 주파수 안정성 간소화하기

주파수 소스는 고속 데이터 컨버터 및 5G 무선 설계에서 잘 드러나지 않는 경우가 많은 성능 제한 요인입니다. 데이터 전송률이 높아지고 5G가 더 높은 주파수 대역으로 확장됨에 따라, 성능 요구 사항을 충족하기가 매우 어려워지고 있습니다. 요구 사항의 종류가 계속 늘어나고 있는데, 종종 성과 목표와 상충되는 방향으로 나아가기도 합니다.

건물의 기초가 흔들리듯, 주파수 소스가 바뀌면 그 위에 구축된 모든 것이 손상됩니다. 클록 또는 로컬 전압 제어 발진기(VCO)가 그 기반이 되며, 여기에서 발생하는 모든 불안정성은 전체 시스템으로 전파되어 다른 부분을 아무리 세심하게 설계해도 문제를 해결할 수 없습니다.

모든 주파수 합성기의 중심에는 위상 고정 루프(PLL)가 있습니다. PLL은 출력 주파수를 정확한 레퍼런스에 고정하고 이를 유지하는 메커니즘입니다. 이는 안정적이고 제어 가능한 주파수 소스를 주파수가 변동하는 발진기로부터 구분하는 요소입니다.

무선 통신, 레이더, 위상 어레이, 다중 대역 테스트 장비, 무선 인프라와 같은 최신 응용 제품은 전파 방해를 피하거나, 다중 채널을 지원하거나, 빔을 전자적으로 조정하기 위해 끊임없이 주파수 간을 이동합니다. 시스템이 주파수를 변경할 때마다 PLL을 재잠금해야 합니다. 그렇게 될 때까지는 신호가 불안정하며, 본질적으로 사용할 수 없습니다. 이 재잠금 시간은 전체 제품의 응답 속도에 직접적인 영향을 미칩니다.

데이터 컨버터는 들어오는 신호를 정확하고 일정한 간격으로 측정함으로써 작동하며, 그 속도는 보통 초당 수백만 번입니다. 클록은 각 측정이 수행되는 시점을 결정합니다. 클록의 타이밍 불확실성(지터)이란, 잘못된 시점에 측정이 수행되어 출력에 잡음처럼 보이는 오류가 발생함을 의미합니다. 신호가 빠를수록 그 영향이 더 심해집니다.

5G 무선 통신에서는 동일한 문제가 다른 형태로 나타납니다. 로컬 발진기는 무선 통신의 신호를 정확한 주파수에 정확하게 배치합니다. 클록 소스의 위상 잡음은 샘플링 지터로 변환되어 컨버터 신호 대 잡음비(SNR)을 직접적으로 제한하고, 궁극적으로 오류 벡터 크기(EVM)와 같은 시스템 수준 메트릭에 영향을 미칩니다.

두 경우 모두에서 동일한 결과가 도출됩니다. 바로 주파수 소스의 불확실성으로 인해 다운스트림에서 수정할 수 없는 오류가 발생한다는 것입니다. 탁월한 동적 성능을 위해 지정된 컨버터는 이를 구동하는 클록이 똑같이 정밀해야만 목표 수치를 달성할 수 있습니다.

실제로 합성기의 위상 잡음은 클록 신호에 얼마나 많은 타이밍 불확실성이 누적되는지(이러한 타이밍 오류의 평균 크기를 나타내는 단일 수치인 RMS 지터로 표현됨), 이에 따라 신호가 디지털화되기도 전에 이미 컨버터의 잡음 및 왜곡 허용치가 얼마나 많이 소모되는지를 결정합니다.

설계 고려 사항

고속 데이터 컨버터와 5G 응용 제품을 설계하는 경우, 성능에 영향을 미칠 수 있는 다음과 같은 절충 사항들을 고려하는 것이 중요합니다.

• 위상 잡음은 잡음 플로어를 결정하므로, 다른 모든 조건이 아무리 좋더라도 최상의 신호 선명도를 위한 작동 범위의 한계를 설정합니다. 5G 무선 통신에서는 변조 방식이 수신기에서 디코딩이 가능한지 여부를 결정합니다.
• 주파수 범위에 따라 유연성이 결정됩니다. 외부 주파수 체배 또는 분주 없이 목표 대역을 커버할 수 있는 합성기는 설계를 단순화하고, 부품 수를 줄이며, 이러한 추가 단계에서 발생하는 잡음과 복잡성을 제거합니다.
• 잠금 시간은 시스템이 얼마나 빨리 채널을 변경하거나 동적 조건에 응답할 수 있는지를 결정하는데, 이는 주파수 호핑 및 빔 조향 응용 제품에서 매우 중요한 요인입니다.

PLL은 지속적으로 출력을 레퍼런스와 비교하고 수정하여 주파수를 고정합니다. 이 수정 프로세스는 피드백 루프에 의해 관리되며, 다른 피드백 루프와 마찬가지로 루프가 오류를 감지하고 이에 대응한 후 안정화되어야 출력을 사용할 수 있기 때문에 안정화되는 데 시간이 걸립니다.

기존 설계에서는 PLL의 응답 속도를 결정하는 동일한 루프 대역폭이 위상 잡음 성능에도 직접적인 영향을 미칩니다. 더 빨리 잠그기 위해 루프를 넓히면 위상 잡음이 악화되고, 위상 잡음을 개선하기 위해 루프를 좁히면 잠금 시간에 부정적인 영향이 있습니다. 이러한 근본적인 절충 사항들은 설계자가 해당 응용 제품에서 더 중요한 것을 선택하고 그 선택의 결과를 감수해야 함을 의미했습니다.

최신 세대의 통합형 분수형 합성기는 이러한 절충 사항들을 직접적으로 해결합니다. 이전 솔루션에서는 설계자가 위상 잡음 성능과 통합 수준 사이에서 하나를 선택해야 했다면, 최신 장치는 초저위상 잡음과 넓은 주파수 커버리지, 빠른 잠금 시간, 소형 실장 면적을 결합하여 이전에 여러 개별 부품이 필요했던 사항들을 단일 솔루션으로 통합했습니다.

데이터 컨버터 클로킹의 경우, 이는 주파수 소스의 잡음 플로어가 더 이상 시스템 작동 범위의 제한 요소가 아님을 의미합니다. 5G 무선 통신 설계의 경우, 까다로운 오류 벡터 크기 목표를 달성하는 것은 설계를 통해 해결해야 하는 문제가 아니라 이미 해결된 주파수 소스 문제가 됨을 의미합니다.

최신 RF 시스템은 일반적으로 분수형 PLL 합성기를 사용하여 샘플링 클록과 로컬 발진기를 생성합니다. 이러한 아키텍처는 매우 미세한 주파수 분해능을 허용하지만, 분배기 비율의 변조로 인해 양자화 잡음과 분수형 스퍼가 발생하여 전체 위상 잡음 프로파일에 영향을 미칩니다. 증폭기나 필터의 잡음은 신호에 영향을 주지만, 주파수 소스의 잡음은 레퍼런스를 손상시키고, 잘못된 레퍼런스는 레퍼런스에 의존하는 모든 블록을 손상시킵니다.

온칩 VCO로 기판 설계 간소화

광대역 주파수 합성은 원래 개별 부품(외부 VCO, PLL, 버퍼 등)으로 신호 체인을 조립하고 그에 따른 레이아웃 문제를 해결해야 함을 의미했습니다. Analog Devices, Inc.(ADI)는 5G 무선 및 고속 데이터 컨버터 설계에 필요한 위상 잡음과 지터 성능의 저하 없이 주파수 호핑을 위한 빠른 보정 기능을 갖춘 단일 장치로 체인을 축소하여, VCO를 온칩에 통합하는 솔루션으로 기판 설계를 간소화합니다.

주파수 변경은 즉시 이루어지지 않습니다. PLL이 새로운 주파수로 전환하라는 지시를 받으면, 출력을 사용할 수 있게 되기까지 3가지 단계를 거쳐야 합니다. 처음에는 변경하라는 명령을 받습니다. 그 후, 내부적으로 원하는 주파수를 생성하기 위해 적절한 설정을 검색하는데, 이 검색 단계는 가장 오래 걸리며 최신 광대역 장치에서 일반적으로 100μs ~250μs가 소요됩니다. 마지막으로 안정화 단계를 거침으로써, 사용하기에 충분히 깨끗한 출력을 보장합니다.

ADI의 ADF4382 제품군은 이 중간 단계의 속도 문제를 완벽하게 해결합니다. 주파수 변경이 요청될 때마다 새로운 검색을 수행하는 대신, 빠른 보정을 위해 주파수 범위의 알려진 지점에서 32개의 사전 계산된 설정이 포함된 온칩 조회 테이블을 사용합니다. 새로운 주파수가 요청되면, 가장 가까운 두 개의 저장된 지점을 찾아 그 사이를 보간하여 거의 즉시 올바른 설정에 도달합니다. 이렇게 하면 총 잠금 시간이 10마이크로초 미만, 최저 2마이크로초로 단축됩니다.

3개의 장치에는 2개의 코어와 512개의 중첩 대역이 있는 VCO가 있습니다. 또한 동일한 성능 지수(-239dBc/Hz), 동일한 초저지터 성능, 동일한 빠른 보정 기능을 제공합니다. 이들을 차별화하는 요소는 주파수 커버리지이며, 자세한 내용은 다음과 같습니다.

• ADF4382(그림 1)는 출력에서 687.5MHz ~ 22GHz를 지원하므로 제품군 중 가장 높은 범위를 제공하며, mmWave 5G 무선 통신 설계와 높은 쪽의 주파수 범위에서 작동해야 하는 광대역 레이더 및 테스트 계측과 같은 기타 응용 제품 설계에 적합합니다.

그림 1: 11GHz ~ 22GHz에서 작동하는 통합 고주파 VCO를 갖춘 ADF4382의 기능 아키텍처를 설명하는 회로도입니다. 내부 RF 출력 분배기는 선택 가능한 출력 주파수(÷1/2/4/8/16)를 제공하고 차동 RF 출력 버퍼는 최종 신호를 전달합니다(이미지 출처: Analog Devices, Inc.).

• ADF4382A(그림 2)는 여러 출력에 걸쳐 출력을 입력 레퍼런스 에지에 자동 정렬하여, 출력에서 2.87GHz ~ 21GHz를 커버하는 고성능 데이터 컨버터 클로킹에 권장됩니다. 이를 통해, 설계에서 일관된 타이밍 관계로 동일한 소스에서 클록된 여러 컨버터를 사용할 수 있습니다.

그림 2: ADF4382A는 고속 데이터 컨버터 시스템에서의 까다로운 클로킹 응용 제품에 최적화되어 있습니다(이미지 출처: Analog Devices, Inc.).

• ADF4383(그림 3)은 ADF4382에 비해 주파수 커버 범위가 더 아래쪽으로 확장되어, 더 낮은 주파수 대역에서 작동하는 설계로 적용 범위를 넓히는 동시에, 빠른 보정 및 동일한 성능 지수를 비롯한 제품군의 전체 성능 아키텍처를 유지합니다. VCO 범위를 10GHz ~ 20GHz로 약간 하향 조정하여, 내부 분배기를 통해 출력 주파수를 625MHz까지 낮출 수 있습니다. 위상 잡음 성능이 개선되어 매우 깨끗한 극초단파 클록과 로컬 발진기가 필요한 시스템에 적합합니다.

그림 3: ADF4383은 고성능 RF 및 데이터 컨버터 응용 제품을 위해 더욱 깨끗한 클록 생성을 제공하는 동시에 더 낮은 극초단파 대역으로 범위를 확장합니다(이미지 출처: Analog Devices, Inc.).

세 가지 변형 모두 출력 분배기 아키텍처를 활용합니다. ADF4382 및 ADF4383 분배기는 1, 2, 4, 8, 16의 분배기 비율을 지원합니다. ADF4382A는 각각 5.75GHz ~ 10.5GHz 및 2.875GHz ~ 5.25GHz의 두 가지 특정 하위 범위에서 주파수를 생성하는 2분주 및 4분주 출력 분배기를 갖추고 있습니다.

이 아키텍처를 통해 설계자는 각 부품의 높은 기본 VCO 주파수를 특정 설계 요구 사항에 맞는 적절한 클록 또는 로컬 발진기 주파수로 변환할 수 있습니다. 출력 분배기가 PLL 피드백 루프 내부에 위치하기 때문에, 출력을 입력 레퍼런스 에지에 자동으로 정렬할 수 있어 멀티칩 동기화가 상당히 간소화됩니다.

소프트웨어로 하드웨어 문제 해결

ADF4382 계열은 피코초 미만의 분해능의 프로그래밍 가능한 레퍼런스-출력 지연 기능을 제공하므로, 정밀한 기판 레이아웃에 전적으로 의존하지 않고도 소프트웨어를 통해 장치 간 타이밍 관계를 설정할 수 있습니다. 따라서 지금까지 계속 해결이 어려웠던 하드웨어 문제가 관리 가능하며 프로그래밍 가능한 문제가 됩니다.

빠른 보정을 사용하는 경우, 작동 온도가 생성된 온도에서 ±20°C 이상 벗어나면 조회 테이블을 다시 생성해야 합니다. 자동차 또는 산업용 실외 응용 제품과 같이 넓은 온도 작동과 빠른 주파수 변화를 결합하는 설계의 경우, 이는 더 이상 근본적인 제약이 아닌 펌웨어 고려 사항 정도의 문제가 됩니다.

제품 설계자의 경우 선택 과정은 간단합니다. 목표 출력 주파수를 확인하고, 외부 곱셈이나 나눗셈 없이 해당 주파수를 안정적으로 커버하는 제품이 어떤 것인지 확인한 다음 이에 따라 선택하도록 합니다. 대부분의 경우, 장치의 내부 출력 분배기는 기본 VCO 주파수에서 특정 설계에 필요한 클록 또는 로컬 발진기 주파수로의 변환을 처리합니다. 응용 제품에 적합한 변형이 무엇이든 기본 성능 아키텍처는 동일합니다. 즉, 동일한 성능 지수, 동일한 빠른 보정 기능, 동일한 통합 이점이 있습니다.

결론

ADI의 ADF4382, ADF4382A, ADF4383 분수형 PLL은 주파수 전환 시간을 단축하여 주파수 호핑 설계를 타이밍 위험 없이 더 빠르고, 더 반응성이 좋으며, 더 효율적으로 구현할 수 있도록 설계되었습니다. 요구 사항이 변경되는 경우, 공유 아키텍처 덕분에 설계를 한 변형 제품에서 다른 변형 제품으로 쉽게 전환할 수 있습니다.